工程参考方案 · 待样机验证
DDR PCB设计：控制器到DDR存储
DDR主板设计为处理器或FPGA配置外部存储、启动存储和调试接口。从客户选定控制器与封装出发，分别约束DQ/DQS、地址命令和时钟，交付拓扑、时序预算及训练验证。
定制研发参考方案。下列参数为需求配置与设计目标，产品性能按约定的样机测试验证。
| 功能分区 | 设计与检查对象 |
|---|---|
| DDR控制器 | 冻结SoC/FPGA、存储代际、总线宽度和支持速率档，确认控制器引脚与初始化责任。 |
| 拓扑 / 封装约束 | 按控制器指南选择点对点或多器件拓扑，核对封装延迟、IBIS模型与过孔结构。 |
| DDR存储器 | DDR3L x16与256MB仅为需求示例；料号、电压和密度组合确认后再冻结BOM。 |
| 训练与应用负载 | 训练程序、地址/随机模式及持续读写由实际控制器运行，日志标明板版和软件档位。 |
| 多电源轨与去耦 | DDR电源、VREF和终端按控制器/存储架构设计，捕获读写突发的供电和参考电压。 |
| 时钟 / SI与PI | 分别分析时序、反射和电源噪声，标出缺失模型及需由样机关闭的风险。 |
DDR高速PCB设计多少钱，设计报价怎样计算？
已有原理图的两层普通Layout预算参考为2,000—5,000元/项，四至六层5,000—20,000元/项；复杂高速/HDI Layout为20,000元起。按工时演算，80小时 × 300元/小时 ＝ 24,000元，只含假设硬件工作包。
参考价格，不代表诚利鑫的价格。先区分已有原理图的布板服务与电路、程序、样机联调的开发工作。下面是用于比较委托范围的预算参考；本页设计目标与开发费用没有一一对应的固定售价，测试与税运含项还需核对。
计算公式：开发预算 ＝ 电路与PCB设计 ＋ 需开发的固件/软件 ＋ 样机制备 ＋ 验证联调 ＋ 约定改版；按工时核价的工作包费用 ＝ 预计工时（小时）× 对应费率（元/小时）。
| 工作范围 | 预算参考费用 | 比较时的边界 |
|---|---|---|
| 仅PCB Layout，两层普通板 | 2,000—5,000元/项 | 客户已有原理图，不能当作从零开发的总价 |
| 仅PCB Layout，四至六层 | 5,000—20,000元/项 | 叠层、封装和约束对应同一设计范围 |
| 8层以上/高速/BGA/HDI Layout | 20,000元起/项 | 公开资料将此类归为复杂布板，未给出统一上限 |
| 标准硬件开发项目 | 30,000—100,000元/项 | 多传感/工控/四至六层嵌入式的预算参考范围 |
按工作包报价与按总项目报价是两种表达，不能把已含的原理图、Layout、固件再加一次。采用按PIN计价时，布板费 ＝ 核定PIN数 × 约定元/PIN ＋ 未含工作；电源、射频建模与样机调试不能用PIN数自动替代。
工时预算示例：对控制器与DDR拓扑约束、叠层和模型核对，假设硬件工作包80小时、费率300元/小时，计算为80 × 300 ＝ 24,000元。300元/小时是150—500元/小时预算参考范围中的演算输入；工时为演算假设，不是诚利鑫对本项目的评估。若另需40小时固件，则另计40 × 300 ＝ 12,000元，两项合计36,000元；样机和测试尚未计入。
样机预算按“套数 × 每套裸板/BOM/装联成本 ＋ 未含准备费”计算；改版只计新增或重做的工作。现成方案复用不能免除当前接口、负载及验收条件的回归验证。
计算方法详解：诚利鑫预算指南｜PCB设计多少钱？Layout、研发工时与样机费用。金额用于预算参考与演算，不是诚利鑫的收费表。
DDR设计报价应区分按既有约束布线，还是从控制器资料建立约束并验证。模型整理、叠层核对、时序分析及训练问题定位属于不同工作。只有原理图但没有软件和模型时，不能沿用“纯Layout”的预算；样板和长时读写测试还要列出对象及条件。
| 报价项目 | 包含哪些工作 | 比较报价时看什么 |
|---|---|---|
| 电路与PCB设计 | 控制器与DDR拓扑约束、叠层和模型核对 | 已有设计可复用到哪里，改动哪些电路与结构 |
| 软件与验证 | 训练日志与长时读写验证 | PCB源文件与DDR初始化、训练参数属于不同交付 |
| 样机制备 | 裸板、BOM采购、装联与约定样机数量 | 材料/器件版本、样机套数及测试对象是否相同 |
| 后续改版 | 新增需求与测试后修正分别记录 | 报价约定的修改范围、源文件和验证结果如何交付 |
DDR设计只做等长与完整高速设计有什么区别？
等长仅是部分布线约束。完整工作还要核对控制器支持的拓扑、时序、返回路径、供电与初始化；比较报价时应确认是否包含模型分析及训练、读写验证。
DDR PCB层数怎样选，能少做两层吗？
先按控制器指南安排总线、参考面和电源。减层只有在逃线、回流及电源仍满足约束时才有意义；不能以裸板单价降低为理由省去必要的参考层。
DDR布局费用是否含启动程序调试？
PCB源文件与DDR初始化、训练参数属于不同交付。已有软件时应约定日志分析与改版回归；从零启动时，需把初始化与压力测试列入范围。
控制器到DDR存储的参考配置
| 配置字段 | 参考配置/选择 | 依据与状态 |
|---|---|---|
| 成品功能 | 处理器/FPGA外部存储扩展 | 设计目标 |
| 存储目标 | 1组DDR3L x16作为需求示例 | 设计目标 |
| 容量参考 | 256MB目标；依器件密度组合确定 | 设计目标 |
| 运行速率 | 由控制器支持档位与SI预算确定，不承诺板级极限 | 设计目标 |
| 主控输入 | 客户选定SoC/FPGA及封装、引脚约束 | 设计目标 |
| 供电域 | DDR电压、终端/VREF按器件架构设置 | 设计目标 |
| 外部接口 | 调试UART、JTAG、启动存储 | 设计目标 |
| 叠层候选 | 8层；DDR与参考地紧邻 | 设计目标 |
| 拓扑约束 | 地址/命令、时钟与数据组分别定义 | 设计目标 |
| 器件选择 | 同代际DDR、控制器IBIS与封装模型 | 设计目标 |
| 软件范围 | 启动初始化、内存训练与压力测试 | 设计目标 |
| 制造验证 | 阻抗试条、网络表与封装逃线检查 | 设计目标 |
DDR拓扑与训练边界
先确定控制器、存储代际与总线宽度，再选择点对点或适用的多器件拓扑。
加层优先解决参考面、逃线和电源分配，蛇形等长不能补救错误拓扑或驱动配置。
模型不足时把仿真可信度与缺项写入交付，仍可完成可制造性布线评审。
设计预算与取舍示例
把目标换成可检查的工程预算
若接口为800MT/s，其数据单位间隔UI＝1/800MHz＝1.25ns；可用时序窗口还需扣除器件、抖动、偏斜及互连影响。
条件与适用范围：该示例不定义特定DDR器件速率或等长公差；约束必须使用所选控制器的原厂指南与封装/板级模型。
以实际选型替换上述示例并记录余量；计算用于设计取舍，样机记录用于验收。
控制器到DDR存储的供电与布板
- 按照字节组安排DQS与DQ，时钟/地址命令使用各自约束，避免全网一条等长规则。
- 高速换层处评审参考转换和回流过孔；过孔残桩影响进入SI预算。
- VREF隔离开关噪声并局部去耦；DDR电源瞬态与回流路径一并审查。
DDR主板研发输入
- 控制器硬件指南、存储数据手册与IBIS模型
- 目标时钟档位、拓扑、芯片封装与温度要求
- 启动软件来源、板框、散热件与电源预算
已具备电路文件时，提供可编辑原理图、PCB、BOM和当前问题，约定复核或改版范围；只有功能需求时，先冻结本页输入再开展选型与电路开发。控制软件与外部应用的责任、接口和验收分别约定。
DDR主板阶段交付
| 阶段 | 本方案工程工作 | 可评审交付 |
|---|---|---|
| 需求与结构冻结 | 冻结控制器/DDR料号、容量、档位、模型和启动软件来源 | 功能/接口需求、结构版本、验收工况与未关闭项 |
| 原理图与器件选型 | 完成存储拓扑、供电/终端/VREF、启动与调试电路 | 可编辑原理图、受控BOM、封装核对及该功能电路的设计计算 |
| 布局布线 | 按字节组实施DQ/DQS约束，检查地址命令、时钟、逃线和回流转换 | PCB源文件、实际叠层/孔与网络约束、DRC及装配尺寸检查 |
| 仿真/计算 | 用实际模型分析SI/PI与时序窗口，列出未建模的封装或互连 | 本方案计算/模型、输入条件、余量与待实测项 |
| 样机与软件 | 制造主板样机，联调初始化、训练和内存压力程序 | 制造包、DDR主板样机、约定初始化/训练程序、约束报告、压力测试和恢复说明 |
| 测试与版本关闭 | 重复冷热启动与持续读写，记录训练参数、内存错误和供电完整性 | 对应样机版本的步骤、接线、原始结果与判定；附问题/变更及限制清单 |
DDR训练与读写压力验证
- 布局前/后仿真比较时序与反射风险
- 不同电压/温度条件的内存训练记录
- 随机、地址模式与持续读写压力测试
- 测电源纹波与写入突发时供电压降
重复冷热启动与持续读写，记录训练参数、内存错误和供电完整性。测试设备、工况、版本及判据写入报告，记录通过项与未覆盖项。
DDR训练与读写压力验证工作表
下表把控制器到DDR存储拆成可执行的检查。冻结样本、设备、环境和允许偏差后实施；结果与本版原始记录对应。
| 验证对象 | 开工前冻结 | 样机实际怎么测 | 交付与判定记录 |
|---|---|---|---|
| 约束闭合 | 控制器/DDR料号、速率档位、封装模型和拓扑 | 分别审核DQ/DQS字节组、地址命令、时钟及换层回流 | 交付约束与布线报告、模型版本和未建模项；不能把全网等长当全部判据 |
| 训练稳定性 | 运行电压/温度、训练程序和允许错误定义 | 各工况重复启动训练，执行地址/随机模式及持续读写 | 保存训练参数、失败次数和内存错误日志，标注每次固件及板版本 |
| 供电完整性 | DDR供电、VREF、终端方案和负载切换条件 | 在读写突发时测相应供电与参考电压，再与模型比较 | 留存探测位置、带宽和电源波形；终端策略按本控制器指南确认 |
本版制造与装联协同
- 叠层由板厂提供实际介质与铜厚参数后重算，不能复制另一家线宽。
- BGA装联与阻抗试条位置在设计冻结前确认；标注关键焊点检查方案。
设计版本关联原理图、BOM、PCB、制造与软件资料。板厂调整叠层、材料、孔结构或装联方提出替代料时，同步复核关键电气与测试条件。
购买与定制常见问题
DDR高速PCB设计多少钱，设计报价怎样计算？
已有原理图的两层普通Layout公开指导价为2,000—5,000元/项，四至六层5,000—20,000元/项；复杂高速/HDI Layout为20,000元起。按工时演算，80小时 × 300元/小时 ＝ 24,000元，只含假设硬件工作包。参考价格，不代表诚利鑫的价格。 查看费用项、计算条件与来源。
DDR设计只做等长与完整高速设计有什么区别？
等长仅是部分布线约束。完整工作还要核对控制器支持的拓扑、时序、返回路径、供电与初始化；比较报价时应确认是否包含模型分析及训练、读写验证。
DDR PCB层数怎样选，能少做两层吗？
先按控制器指南安排总线、参考面和电源。减层只有在逃线、回流及电源仍满足约束时才有意义；不能以裸板单价降低为理由省去必要的参考层。
DDR布局费用是否含启动程序调试？
PCB源文件与DDR初始化、训练参数属于不同交付。已有软件时应约定日志分析与改版回归；从零启动时，需把初始化与压力测试列入范围。
DDR样板的验收记录应包含什么？
固定控制器、存储、叠层和初始化版本，保存训练日志、压力测试工况及错误记录。
DDR器件替代能沿用原布局吗？
先核对封装、控制器支持和拓扑约束，确认后再判断；器件标称容量相同不代表布局与训练参数可直接沿用。
DDR项目先做约束评审还是直接布线更省预算？
控制器型号、DDR3L x16示例、封装与初始化未定时，先做支持性和拓扑评审。已有可用约束再委托八层Layout；模型分析、训练调试和读写压力测试分包，避免布完板才发现器件组合或引脚不受控制器支持。
DDR Layout报价应包含哪些可检查约束？
要求按地址/命令、时钟和各数据组分别交付拓扑、允许偏差、参考面及过孔规则，并核对VREF与终端方案。约束来源写明控制器与存储版本，不能只用一张全网等长截图代表完整高速布线工作。
客户提供启动代码能免掉训练调试吗？
现有代码可减少从零建立启动环境，但需核对当前控制器、DDR器件与新叠层下的初始化参数。保留训练日志和压力测试是新板验证任务，旧板能启动不能证明新板长时读写或边界工况可靠。
DDR设计交付模型和源文件如何约定？
约定PCB/原理图、分组约束、层叠、器件IBIS及封装模型的版本和可交付范围。若模型有授权限制应说明替代证据；软件包附训练与初始化配置，报告列缺模型的未覆盖项，仿真图片不能代替可追溯的输入条件。
DDR模型未能获得时，纯Layout报价要列什么限制？
先登记控制器、DDR3L及封装/IBIS模型哪些可用、哪些缺失，保留已批准的拓扑与约束来源。Layout执行和模型分析分别列范围；缺模型部分由项目方约定补充测量与训练/压力测试，不能把没有分析的路径标为已验证，也不自行给出运行速率保证。
已有DDR3L板能直接升级另一代DDR吗？
不能把同为DDR当作接口兼容。代际的电压、时序、拓扑及控制器支持需重新核对；可复用结构与调试工具应列出保留条件，存储总线与初始化按新器件开发，不把换料报价当代际升级预算。
委托DDR高速PCB设计前怎样准备询价资料？
初次沟通先说明目标功能、用途和已有文件；工程报价进一步确认：控制器硬件指南、存储数据手册与IBIS模型；目标时钟档位、拓扑、芯片封装与温度要求；启动软件来源、板框、散热件与电源预算。有现成电路时提供可编辑原理图、PCB与BOM，有故障样机时附版本和复现记录；资料缺口先列评审任务，避免双方按不同假设报价。
DDR高速PCB设计样机验证费用怎样按工况比较？
比较前固定样机数量、版本、测试设备和判据来源。本方案至少分开核对：约束闭合：冻结控制器/DDR料号、速率档位、封装模型和拓扑，分别审核DQ/DQS字节组、地址命令、时钟及换层回流；训练稳定性：冻结运行电压/温度、训练程序和允许错误定义，各工况重复启动训练，执行地址/随机模式及持续读写；供电完整性：冻结DDR供电、VREF、终端方案和负载切换条件，在读写突发时测相应供电与参考电压，再与模型比较。报价注明原始数据与问题关闭是否交付，不把单次通电通过当全部验证。
比较相邻方案与委托下一步
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资料依据与边界
中文资料｜AM437x DDR3参考设计：叠层、时序与验证：TIDEP0012针对AM437x特定DDR布局；免VTT等方案不得套用所有SoC/FPGA，按选定控制器指南确认。
TI该参考设计针对AM437x的特定布局条件，免VTT终端方案不直接套用到本页所有SoC/FPGA；控制器型号、拓扑与终端条件必须按各自硬件指南确认。
